Serveurs : Intel annonce l’arrivée des Xeon Sapphire Rapids

Commercialisés dès janvier 2023, les prochains processeurs pour serveurs d’Intel se distingueront par l’intégration de plusieurs accélérateurs dans la puce.

On a enfin une date : la prochaine génération « Sapphire Rapids » des Xeon sera commercialisée le 10 janvier 2023. Initialement attendue cette année, annoncée avec beaucoup d’optimisme par Lenovo en septembre dernier sur ses nouveaux serveurs, cette quatrième itération des Xeon « Scalable » repose sur un design inédit qui a semble-t-il plus tardé que prévu à parfaire sa mise au point. Mais, selon Lisa Spelman, la directrice générale de la gamme Xeon chez Intel, ce serait pour la bonne cause :

« Il ne s’agit plus d’atteindre des scores dans des benchmarks. Notre stratégie est désormais de proposer des processeurs qui sont riches en fonctions utiles pour nos clients. Nous avons donc passé beaucoup de temps à collaborer avec eux pour peaufiner un processeur qui optimise véritablement les applications qu’ils utilisent », a-t-elle indiqué lors d’un point d’étape qui a eu lieu cette semaine.

Un SOC plutôt qu’un processeur

En l’occurrence, les Xeon Sapphire Rapids ne sont plus vraiment des processeurs, mais des SOCs (System on a Chip), à savoir un condensé de différents circuits dans une seule puce. Outre les cœurs de processeurs eux-mêmes, Intel veut mettre dans ces SOCs des composants d’accélération de type GPU, DPU et autres puces spécialisées, voire, dans certains cas, la mémoire RAM elle-même, sous la forme de composants ultra miniaturisés HBM.

« Avant, les entreprises souhaitaient beaucoup de puissance par socket. Désormais, les opérateurs de datacenters souhaitent avoir des serveurs qui ont le meilleur rendement puissance/énergie consommée possible. En insérant dans notre SOC des accélérateurs haut de gamme, nous évitons ainsi à nos clients d’ajouter dans leurs serveurs des cartes d’extension et des barrettes mémoire qui sont excessivement gourmands en électricité », argumente pour sa part Ronak Singhal, architecte en chef du Xeon.

Si les SOCs ne sont pas une nouveauté dans les semiconducteurs, le design d’Intel, désormais appelé Embedded Bridge Technology (EBT), a ceci de particulier qu’il supporte d’interconnecter un très grand nombre de circuits et, ce, en maintenant une vitesse maximale. Selon les informations que LeMagIT a pu obtenir, Intel commercialisera vraisemblablement une large variété de modèles. Chacun aura un dosage précis de composants dans le SOC pour satisfaire le mieux possible telle ou telle application, sans déborder dans les prix ni la consommation d’énergie.

Pour parvenir à une telle flexibilité, le socle EBT doit être à la fois versatile et intégré, avec notamment des connexions verticales et horizontales de 55 micromètres à peine pour relier les circuits. Un design de pointe qui repousserait les limites de la physique et dont la prochaine génération a d’ailleurs été confiée aux physiciens du CEA-Leti, à Grenoble.

Des accélérateurs déplacés dans la puce

On ignore à ce stade quelles configurations de Xeon Sapphire Rapids Intel comptera mettre sur le marché. On sait juste que les modèles qui intégreront les circuits de RAM HBM seront d’abord destinés aux supercalculateurs. Il est par ailleurs probable que l’on trouve dans ces configurations des cœurs de GPU, soit des Xe-HPG pour calculer les simulations, soit des Gaudi2 pour le Machine Learning, les deux ayant été évoqués lors d’un précédent événement Intel Vision qui a eu lieu plus tôt cette année.

Pour le reste, Intel n’a communiqué que sur quatre circuits qui devraient être communs à tous les modèles.

Trois d’entre eux sont des DPUs. Le QAT (Quick Assist Technology) accélère la compression et le chiffrement. Ce circuit était auparavant proposé en option dans les chipsets de certains serveurs. Il sera désormais fourni par défaut dans chaque Xeon et devrait notamment servir à accélérer les transferts de données vers le réseau et les unités de stockage. Le DSA (Data Streaming Accelerator) doit quant à lui servir à convertir à la volée des données. On pense par exemple aux changements de dimensions d’une image, au filtrage automatique des en-têtes sur les segments d’information, ou au reformatage de paquets entre les trames d’un réseau Ethernet et les blocs d’un SSD.

Plus intéressant, l’IAA (In-Memory Analytics Accelerator) est une puce spécialisée dans compression et la décompression à la volée des requêtes et des informations dans les bases de données. L’idée de ce composant est d’économiser de la RAM pour les bases de données In-Memory en utilisant des données dont la taille est réduite. Selon une démonstration d’Intel effectuée avec la base de données Rocks DB, l’IAA accélérerait par deux la lecture et l’enregistrement des données compressées. Cela reviendrait, selon le fondeur, aux performances observées quand les données ne sont pas compressées.

On trouvera également le DLB (Dynamic Load Balancer). Ce composant prendra à sa charge la répartition de segments de threads entre les cœurs, selon la cohérence des caches, la disponibilité des unités de traitements et d’autres statistiques plus subtiles. Ces opérations étaient jusque-là réalisées par le noyau d’un système d’exploitation ou par un hyperviseur, au prix d’un temps de calcul non négligeable.

Par ailleurs, les cœurs intégreront eux-mêmes un circuit d’accélération, l’AMX (Advanced Matrix Extensions). Celui-ci est spécialisé dans la multiplication des matrices, une fonction très utile dans les algorithmes d’IA. Pour en tirer parti immédiatement, Intel prétend avoir adapté toutes les bibliothèques Open source utilisées dans les moteurs de Machine Learning.

« Les hébergeurs de cloud, notamment, ne veulent plus que nous multipliions les cœurs, ils veulent que nous leur donnions des cœurs individuellement plus puissants. C’est la raison pour laquelle, nous avons intégré l’accélération IA directement dans les circuits de nos cœurs », argumente Ronak Singhal.

Xeon avec plus de fonctions vs Epyc avec plus de cœurs

Il est notable qu’Intel insiste sur l’intégration de nouvelles fonctions dans ses processeurs, quand son concurrent AMD parle, lui, de nouveaux processeurs Epyc plus rapides. La différence entre les deux fournisseurs et qu’Intel est toujours à la peine dans ses processus industriels, avec une finesse de gravure de 10 nm, quand AMD bénéficie des progrès des usines de TSMC, qui lui permettent d’atteindre une finesse de gravure de 5 nm.

Plus les transistors sont fins, plus vite ils traitent les instructions, sans consommer plus d’énergie. Intel concède d’ailleurs que certains des circuits d’accélération qu’il assemblera dans ses Xeon Sapphire Rapids sont fabriqués par TSMC.

Peu après le lancement des premiers Xeon Sapphire Rapids en janvier 2023, AMD devrait mettre sur le marché ses nouveaux Epyc 9000 « Genoa ». Ici, pas d’accélérateur prévu dans le processeur. En revanche, un modèle Epyc9654P devrait offrir 96 cœurs x86, quand les nouveaux Xeon d’Intel seront a priori limités à 56 ou 60 cœurs. La promesse d’AMD aux hébergeurs de cloud est qu’ils pourront commercialiser près de deux fois plus de machines virtuelles par socket, comparativement à une solution Intel.

Intel répond donc que, globalement, les serveurs équipés de ses processeurs consommeront près deux fois moins d’énergie, du fait de l’intégration dans les Xeon de tout ce qui coûte cher en électricité sur les serveurs à base d’Epyc.

Outre les circuits d’accélération, Intel compte limiter la consommation électrique en mixant dans son processeur des cœurs puissants – les P-Cores - et des cœurs économes en énergie – les E-Cores. Déjà présent sur les puces Intel pour PC, ce système consiste à mettre dans les P-Cores toutes les innovations dernier cri, dont le circuit d’accélération AMX, et à proposer à côté des cœurs qui chauffent très peu car ils n’exécutent que les instructions x86 de base. Un E-Core n’est par exemple même pas équipé de l’hyperthreading. En revanche, il suffit amplement à exécuter toutes les fonctions d’un système d’exploitation.  

Enfin, l’un des apports de taille des prochains Xeon et Epyc sera le support des barrettes mémoire DDR5 et des bus PCIe 5.0, offrant deux fois plus de bande passante que les solutions actuelles. Les prochains Xeons apporteront aussi le support de la technologie CXL qui doit permettre à un serveur d’utiliser les extensions PCIe d’un autre, notamment ses GPUs et sa RAM.  On ignore si les prochains Epyc disposeront déjà de cette technologie, a priori fort attendue par les hébergeurs de cloud.

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