Processeurs : l’Epyc 9006 d’AMD arrive enfin

Une trentaine de modèles pour les serveurs courants

Fondamentalement, trois circuits CCD vont servir de bases x86 aux différentes versions. Le premier est composé de 32 cœurs Zen 6c avec 128 Mo de cache, le second de 12 cœurs Zen 6 avec 64 Mo de cache et le troisième disposera d’un nombre pour l’heure inconnu de cœurs Zen 6 LP et de mémoire cache. La différence entre les cœurs Zen 6c, Zen 6 et Zen 6 LP n’est à ce stade pas très claire, mais il est permis de spéculer à partir de l’existant.

Précédemment, AMD proposait des cœurs Zen 5c et Zen 5 qui étaient exactement les mêmes, si ce n’est que le 5c, 25% plus compact, était gravé avec une finesse de 3 nm, alors que le 5 tout court avait été produit avec une finesse de gravure de 5 nm. On sait que le Zen 6c est à présent gravé avec une finesse de 2 nm et on imagine que le Zen 6 aura, lui, une finesse de gravure de 3 nm.

La finesse de gravure est conditionnée par l’usine qui produit les circuits. On comprend qu’au-delà de leurs détails techniques, les cœurs Zen 6 et Zen 6c permettent surtout à AMD de lancer la production des Epyc 9006 sur plusieurs usines et ainsi mettre sur le marché des puces en quantité suffisante pour répondre à la demande. Son sous-traitant industriel, le Taiwanais TSMC, n’a pour l’heure qu’une seule usine capable de graver avec une finesse de 2 nm.

À partir de là, AMD annonce une petite dizaine de versions de l’Epyc 9006 avec socket SP7 pour les serveurs des hyperscalers et une bonne vingtaine d’Epyc 9006 avec socket SP8 pour les serveurs des entreprises. La différence entre toutes ces versions tient au nombre de cœurs actifs dans la puce, à la mémoire cache qui leur est associée et à la consommation d’énergie qui en résulte. Pour autant, l’utilisation de circuits CCD à base de cœurs Zen 6 ou de CCD à base de Zen 6c ne semble pas liée à la nature du socket. Voici quelques exemples :

• Epyc 9996 SP7 : 256 cœurs et 1 Go de cache (huit circuits CCD Zen 6c), fréquence comprise entre 2,55 et 4,1 GHz, 600 watts
• Epyc 9656 SP7 : 96 cœurs et 512 Mo de cache (huit circuits CCD Zen 6), fréquence comprise entre 3 et 3,7 GHz, 400 watts
• Epyc 9686F SP7 : 96 cœurs et 384 Mo de cache (trois circuits CCD Zen 6c), fréquence comprise entre 3,4 et 5 GHz, 500 watts
• Epyc 9746 SP8 : 128 cœurs et 512 Mo de cache (quatre circuits CCD Zen 6c), fréquence comprise entre 2,9 et 4 GHz, 400 watts
• Epyc 9476F SP8 : 48 cœurs et 192 Mo de cache (trois circuits CCD Zen 6), fréquence comprise entre 3,65 et 5 GHz, 330 watts

Comme à son habitude, AMD maximise sa production en proposant les circuits en partie incorrectement gravés comme des CCD disposant de moins de cœurs. Ainsi, parmi la liste des Epyc 9006, on peut également trouver ce modèle :

• Epyc 9456 SP8 : 48 cœurs et 256 Mo de cache (deux circuits CCD Zen 6c avec seulement 24 cœurs actifs chacun), fréquence comprise entre 3,2 GHz et 3,7 GHz, 265 watts

AMD ne livre pas encore les détails des Epyc 9006 modèles X sur socket SP7 pour supercalculateurs. On sait simplement que la partie cache L3 du CCD sera composée de circuits empilés verticalement, une technique qu’AMD appelle « 3D V-Cache » et qui lui permet de doubler ou tripler la quantité de cache L3 disponible.

Lors de sa présentation, le fournisseur a évoqué un modèle contenant 96 cœurs, 1152 Mo de cache L3 et une fréquence atteignant 5,15 GHz. En toute logique, il devrait s’agir d’un dérivé du modèle Epyc 9686F SP7 évoqué plus haut, soit trois circuits CCD Zen 6c, mais avec trois circuits de 128 Mo de cache L3 empilés par CCD au lieu d’un seul.

Pour l’IA, des cœurs plus légers qui se contentent de piloter les GPU

Les Epyc contenant des cœurs Zen 6 LP et qui se destinent aux serveurs d’IA n’arriveront qu’en 2027. Leur nom de code ne sera plus Venice, mais Verano. Pour autant, il devrait toujours s’agir d’Epyc de la famille 9006 et non de puces appartenant à la génération 9007 suivante. Selon AMD, les processeurs Verano n’auront d’autre utilité qu’orchestrer le fonctionnement des GPU présents dans le même serveur. Cela suggère que ses cœurs Zen 6 LP pourraient être dépourvus de fonctions présentes dans les Zen 6 et Zen 6c, au bénéfice d’un circuit plus petit qui, donc, consommera et chauffera moins.

Cette économie d’énergie devrait permettre d’installer davantage de mémoire à côté des cœurs de calcul. AMD dit qu’il s’agira de LPDDR5X. Son concurrent Intel se sert de cette même mémoire comme un palliatif plus économique à l’achat et en énergie à la mémoire HBM, ce qui lui permet d’intégrer 480 Go de RAM près de la puce de son nouveau GPU d’inférence Crescent Island. Le Français SiPearl, de son côté, assure qu’intégrer 64 Go de mémoire HBM dans son processeur Rhea permet de déporter une partie des calculs d’IA du GPU au processeur.

En somme, de la mémoire LPDDR5X plutôt que de la HBM, près du processeur, permettrait de présenter l’Epyc 9006 Verano comme un super processeur pour l’inférence, malgré des cœurs Zen 6 LP moins fonctionnels que les Zen 6 et Zen 6c.

Plus de capacité mémoire, de voies PCIe et de vitesse que le Xeon 6+

Mis à part l’Epyc 9006 LP/Verano de 2027 qui utilisera de la mémoire LPDDR5X, tous les autres Epyc accéderont à de la DRAM DDR5 qui sera soit composée de barrettes RDIMM classiques avec une vitesse de 8000 MT/s. C’est-à-dire 8 milliards de bits transférés par seconde sur chaque broche du bus 64 bits, soit une bande passante de 64 Go/s par barrette RDIMM.

Cependant, les Epyc 9006 sont, comme les Xeon 6 d’Intel, désormais compatibles avec les barrettes MRDIMM qui augmentent de plus de 50% les transferts. Avec 12800 MT/s atteints, la bande passante grimperait à 102,4 Go/s.

Les modèles pour hyperscalers et supercalculateurs supporteront 16 barrettes par socket SP7, tandis que les modèles pour serveurs d’entreprise pourront s’accompagner d’un maximum de 8 barrettes par socket SP8. Cela fait dire à AMD que ses Epyc 9006 pour hyperscalers auront une bande passante mémoire de 1,6 To/s par socket, alors que le Xeon 6+ plafonne à 768 Go/s par socket (12 barrettes MRDIMM en 8000 MT/s).

La capacité d’une barrette RDIMM en DDR5 peut grimper jusqu’à 512 Go, tandis que celle d’une barrette MRDIMM est plafonnée à 256 Go.  

Concernant l’Epyc 9006 LP/Verano, il devrait utiliser des barrettes mémoires SOCAMM2, qui offrent 9600 MT/S sur un bus large de 128 bits, soit une bande passante de 153,6 Go/s. Ces barrettes grimpent actuellement à une capacité individuelle de 256 Go.

Tous les Epyc 9006 apportent par ailleurs le support des bus PCIe 6.0, alors que les Xeon 6 d’Intel fonctionnent encore avec les bus PCIe 5.0, deux fois moins rapides. Qui plus est, chaque modèle d’Epyc 9006 supporte 128 voies PCIe (160 sur les serveurs bisocket), contre 96 sur les Xeon 6, mais 192 si le serveur dispose de deux Xeon. Pour mémoire, il faut compter 16 voies PCIe par GPU et 4 voies PCIe par SSD NVMe.  

AMD a terminé sa présentation en annonçant que les générations d’Epyc suivantes seraient les processeurs « Florence » à base de cœurs Zen 7 et Zen 7c en 2028, puis les processeurs « Ravenna » à base de cœurs Zen 8 en 2030.